每一款晶體振蕩器系列料號,都是有固定的頻率范圍的,根據(jù)范圍的大小可以分為高頻和低頻,但是這樣也失去了靈活性的優(yōu)勢.例如一顆低頻的石英晶體振蕩器性能和特性特別適合用于產(chǎn)品身上,但是頻率范圍達不到要求,這會使設(shè)計者和采購感到困擾,因此,美國一個叫做Silicon晶振的品牌,專門開發(fā)設(shè)計了具有頻率靈活性的振蕩器系列,本文將揭示其制造的設(shè)計原型及工作原理.
具有頻率柔性晶體振蕩器的原型制作:
理想情況下,新系統(tǒng)的開發(fā)人員應(yīng)該在設(shè)計過程的早期就做出時鐘要求的決定.雖然時鐘頻率是應(yīng)該預(yù)先知道的關(guān)鍵參數(shù),但確定這些頻率有時需要實驗和重新評估.在設(shè)計的原型和驗證階段快速改變時鐘頻率的能力可以加快上市時間.使用頻率靈活的可編程晶體振蕩器(XOs)作為原型工具,可以簡化驗證系統(tǒng)性能的過程,并有助于簡化整個產(chǎn)品開發(fā)周期.
評估多個頻率:
當(dāng)進行任何系統(tǒng)設(shè)計工作時,頻率變化通常在設(shè)計周期的后期變得必要.例如,在開發(fā)過程中嘗試和優(yōu)化時鐘速率通常會提高性能和設(shè)計效率.在其他情況下,設(shè)計中的錯誤或誤判可能需要改變頻率.在任何一種情況下,使用能夠適應(yīng)最后時刻變化的XO都是有幫助的,而不必改變材料清單或印刷電路板布局,特別是因為固定頻率OSC晶振的交付周期可能會延長幾周甚至幾個月.
最后一刻的改變非常普遍,尤其是在基于現(xiàn)場可編程門陣列的應(yīng)用中.FPGAs的極大靈活性意味著可以快速調(diào)整邏輯路徑寬度和數(shù)據(jù)速率,以提高功率、吞吐量或門利用率.例如,在FPGA設(shè)計的最后階段,改變數(shù)據(jù)路徑寬度或降低時鐘速率可能是關(guān)閉時序的有效方法.此外,可能會有混合信號電路,如片內(nèi)串行器/解串行器(SerDes)收發(fā)器,它們可能會受益于時鐘優(yōu)化.輸出抖動性能和誤碼率通常直接取決于基準(zhǔn)時鐘頻率.快速改變時鐘頻率的能力有助于達到最佳時鐘速率.
頻率余量微調(diào):
在生產(chǎn)測試期間,使用標(biāo)準(zhǔn)頻率的系統(tǒng)也可以從頻率靈活的有源晶振中獲益,用于設(shè)計驗證和頻率余量調(diào)整.雖然以太網(wǎng)媒體訪問控制或PHY可以指定156.25兆赫的參考XO,但固定頻率的參考不能實現(xiàn)速率容差.為了給系統(tǒng)留出余量,設(shè)計人員必須使用能夠產(chǎn)生156.25+100ppm和156.25-100ppmMHz的外部時鐘源,或者他們必須返工電路板以安裝更快或更慢的XOs.這種方法變得有限且耗時,尤其是在多種溫度條件下測試多個電路板時.
頻率余量微調(diào)也可以使用多個XO和一個多路復(fù)用器來實現(xiàn),如圖1所示.這種方案的缺點包括頻率數(shù)量有限以及在頻率之間切換時會引入額外的噪聲和相位不連續(xù)性.這種方法還需要不同的印刷電路板尺寸來進行驗證和生產(chǎn).

圖1.使用多個XOs和多路復(fù)用器的頻率余量微調(diào)

使用外部時鐘源或多個XO來執(zhí)行頻率裕度調(diào)節(jié)通常會限制設(shè)計人員進行精細(xì)頻率調(diào)整或驗證連續(xù)頻率以排除可疑問題區(qū)域的能力.由于獲得額外時鐘頻率所需的前置時間,此問題可能導(dǎo)致增加的返工和延遲增加.例如,如果系統(tǒng)工作在+100ppm但在+55ppm處失敗,則這些方法都不能有效地捕獲該故障.
傳統(tǒng)的頻率靈活XO不能應(yīng)對挑戰(zhàn):
解決頻率裕度問題的一個更好的方法是使用在線可編程XO,它可以產(chǎn)生具有非常高的增量頻率分辨率的連續(xù)頻率,而不會引入相位毛刺或損害相位抖動性能.傳統(tǒng)的XO晶振無法實現(xiàn)這種頻率靈活性,因為它們依賴于機械調(diào)諧的石英晶體,這些石英晶體被切割以在特定頻率下諧振.每個新頻率需要不同的晶體尺寸.
為滿足這一需求,傳統(tǒng)的XO供應(yīng)商使用模擬電路技術(shù),如鎖相環(huán)(PLL)來克服傳統(tǒng)晶體振蕩器的頻率剛性.但是,模擬PLL通常限于二次冪或整數(shù)倍頻.這些解決方案無法滿足為設(shè)計人員提供全頻率編程或“調(diào)整”靈活性所需的頻率分辨率.
電源抑制性能也影響系統(tǒng)原型和調(diào)試時間模擬PLL對噪聲非常敏感,通常通過電源和內(nèi)部VCO將噪聲源耦合和放大到輸出時鐘信號.這種靈敏度可以防止模擬PLL在高性能系統(tǒng)中驅(qū)動超低抖動時鐘信號,在這些系統(tǒng)中,時鐘靈活性很重要且環(huán)境容易產(chǎn)生噪聲和惡意.為了解決所有這些電源噪聲,必須經(jīng)常在時間關(guān)鍵的原型調(diào)試階段修改或重新設(shè)計PCB,這會顯著延遲系統(tǒng)驗證和最終的生產(chǎn)發(fā)布.
系統(tǒng)噪聲主要是由于瞬態(tài)負(fù)載切換電流以及大多數(shù)計算機,通信和消費系統(tǒng)中開關(guān)模式電源(SMPS)的廣泛使用.為了對抗這些SMPS產(chǎn)生的噪聲和紋波,集成的片上電源電壓調(diào)節(jié)和濾波不僅成為固定SPXO振蕩器的必要功能,也成為可編程XO的必要功能.集成調(diào)節(jié)和濾波有助于抑制電源軌上常見的噪聲,從而不會影響輸出時鐘的抖動性能.在大多數(shù)情況下,與傳統(tǒng)的基于模擬的XO相比,額外的PSR性能將改善抖動容限,擴展鏈路范圍并增強系統(tǒng)性能.
集成濾波和調(diào)節(jié)可直接轉(zhuǎn)化為材料清單成本和元件數(shù)量的節(jié)省,因為設(shè)計人員可以最小化甚至消除外部電源濾波器和鐵氧體磁珠元件,以保持足夠的抖動性能.例如,假設(shè)基于模擬鎖相環(huán)的XO的電源上存在100千伏安范圍為100千赫至1兆赫的正弦紋波.提高系統(tǒng)功率效率所需的開關(guān)電源通常在此頻率范圍內(nèi)工作.電源上如此大的噪聲會降低典型XOs的抖動性能,使用基于模擬的鎖相環(huán),無需片內(nèi)濾波和調(diào)節(jié),從約10ps(無電源噪聲)降至50ps(有電源噪聲).抖動性能的降低使得基于模擬鎖相環(huán)的普通異或不適合高速網(wǎng)絡(luò)應(yīng)用,如千兆以太網(wǎng)和萬兆以太網(wǎng).
底線是什么？基于模擬鎖相環(huán)的XOs的性能和頻率限制迫使系統(tǒng)設(shè)計者使用通常缺乏集成電源調(diào)節(jié)和濾波的固定頻率器件.結(jié)果,設(shè)計師們發(fā)現(xiàn)自己回到了起點,沒有多少選擇.
I2C數(shù)字可編程XOs提供多功能解決方案:
I2C數(shù)字可編程XOs為固定頻率XOs提供了靈活的替代方案.例如,如圖2所示,硅實驗室的可編程振蕩器結(jié)合了傳統(tǒng)的固定頻率晶體基準(zhǔn)電壓源和專利數(shù)字鎖相環(huán)技術(shù),以提供頻率分辨率優(yōu)于每萬億分之26的I2C可編程輸出.由于其獨特的數(shù)字電路和廣泛的內(nèi)部電源調(diào)節(jié)濾波,基于數(shù)字鎖相環(huán)技術(shù)的OSC振蕩器可以輕松實現(xiàn)與基于固定頻率聲表面波振蕩器相當(dāng)?shù)亩秳有阅?I2C可編程振蕩器能夠在不犧牲性能的情況下評估系統(tǒng)中的任何頻率.此外,I2C可編程XO可以用默認(rèn)啟動頻率訂購,它們與固定頻率XO引腳和性能兼容.

圖2.硅實驗室I2C可編程XO架構(gòu)示例

通過使用頻率靈活、I2C可編程晶振作為原型工具,開發(fā)人員可以大大簡化驗證和最大化系統(tǒng)性能的過程,同時簡化整個產(chǎn)品開發(fā)周期.能夠在不改變材料清單、返工電路板設(shè)計或等待長交付周期XOs的情況下改變時鐘頻率,有助于設(shè)計師在優(yōu)化特性和性能的同時實現(xiàn)業(yè)務(wù)關(guān)鍵型上市時間目標(biāo).

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